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FPGA设计??IO的状态分析_科技频道_东方资讯

发布日期:2020-09-05 02:38   来源:未知   阅读:

在进行 FPGA硬件设计时,引脚分配是非常重要的一个环节,别是在硬件电路上需要与其他芯片通行的引脚。Xilinx FPGA从上电之后到正常工作整个过程中各个阶段引脚的状态,会对硬件设计、引脚分配产生非常重要的影响。这篇专题就针对FPGA 从上电开始 ,配置程序,到正常工作整个过程中所有IO的状态进行分析。

FPGA IO 的基本结构

从时间阶段可以分为两部分,第一阶段是从 FPGA 上电开始直到配置(Configuration)完成之前。第二个阶段是配置完成之后,FPGA 开始正常工作开始。

从引脚类型上分,可以分为三大类:第一类是普通的 IO,其中又分为程序设计中使用到的IO 和程序设计中没有使用的 IO(即在 ucf 或者 XDC 文件中没有进行约束的 IO);第二类是专用下载配置引脚(Dedicated Pins),这类引脚只用于专用的功能,包括有 M[2:0]、TCK、TMS、PROGRAM_B、INIT_B 等。第三类为功能复用引脚,这类引脚在使用特定的功能时使用,例如在使用 BPI 配置模式时,D[00-31]和 A[00-28]需要使用。如果使用 SYSMON 时,胜彩高手心水论坛,I2C_SDA 和 I2C_SCL 需要使用。但在当前没有使用该功能的情况下,功能复用引脚可以看成普通 IO。

在《IO 输入输出的各种模式》介绍了处理器 IO 的各种输入输出模式以及原理,那么 FPGA 的 IO 是什么样的结构和原理?图 1 为 Xilinx 文档中提供的 IOB 的内部结构,可以看出:

内部连接 Pad 的分别有一个 Input Buffer 和 Output Buffer。其中 Input Buffer 对外应该始终呈现高阻状态,同时可以将 Pad 上的电平通过 Input Buffer 传到 I1 和 I2,或者是下部的 FF。Output Buffer 有两个控制信号,分别是 Slew Rate Control,用来控制输出信号的 Slew Rate;另一个是三态控制信号 T,可以控制 Output Buffer 输出高阻。

概述

在 FPGA IOB 内部,Pad 输出之前,内置上下拉电阻。且可以通过 Passive Pull-up/Pull-down 模块控制两个 MOS 管的导通与否来控制是否使能上下拉电阻。